硬件描述語言
Verilog HDL是一種硬件描述語言(HDL)，專門用於描述數字系統的硬件結構和行爲。
這種語言可以用文本形式表示邏輯電路圖、邏輯表達式，還能模擬數字邏輯系統所完成的邏輯功能。Verilog HDL廣泛用於數字和混合信號系統的設計和驗證，包括專用集成電路(ASIC)和現場可編程門陣列(FPGA)。它支持從結構級到行爲級的一系列抽象層級，並用於基於仿真的設計和基於綜合的設計。
此外，Verilog HDL支持多種建模技術，包括門級、RTL級和行爲級的建模。一箇複雜的電路系統的完整模型是由若干個Verilog HDL模塊構成的，每個模塊可以由若干個子模塊構成。有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或者激勵信號源。