仲裁器是一種在多個模組競爭同一資源時做出決策的模組，確保資源的有序訪問。在數字電路中，例如當多個主設備（master）試圖同時占用匯流排進行數據傳輸時，仲裁器負責決定哪個主設備可以獲得匯流排控制權。仲裁器的設計通常基於固定的優先權或輪詢調度策略。
固定優先權仲裁：在這種設計中，每個模組的優先權是固定的。當發生資源競爭時，優先權高的模組將優先獲得訪問許可權。這種設計的優點是簡單實用，但缺點是缺乏公平性，因為某些模組可能始終無法獲得訪問機會。
輪詢調度仲裁：這種設計旨在實現更公平的資源分配。它按照預定的順序輪詢每個模組，給予每個模組平等的機會來訪問資源。
在實現仲裁器時，輸入通常包括各個模組的訪問請求（req），而輸出則是獲得訪問許可權的模組編號（grant）。為了確保仲裁器的正確功能，還需要輸入各個模組的優先權信息。
例如，一個簡單的固定優先權仲裁器的Verilog代碼片段可能包括以下內容：
```verilog
module fixed_prio_arb #(
// 參數定義，如優先權數量等
) (
input [N-1:0] req, // 各個模組的訪問請求
output [N-1:0] grant // 獲得訪問許可權的模組編號
// 其他連線埠定義
);