邏輯綜合是IC設計中的一箇重要步驟，它將電路的高級描述（如RTL級描述）轉化爲低級別的門級網表描述。這個過程涉及多箇階段，包括轉譯、優化和映射。轉譯階段將高級硬件描述語言（HDL）代碼轉換爲與工藝庫無關的數據庫；優化階段根據時序、面積、功耗等要求，對數據庫進行優化，以滿足設計指標，並去除綜合器認爲不必要的模塊；映射階段則將優化後的設計映射到特定的工藝庫中，生成門級網表。
邏輯綜合的目的是決定電路的門級結構，尋求電路時序和麪積之間的平衡，同時考慮功耗和時序，增強電路的測試性。邏輯綜合通常使用專門的EDA工具進行，例如Synopsys的Design Compiler。這些工具使用芯片製造商提供的標準單元庫，將RTL級電路轉換爲電路級網表。邏輯綜合的結果是一箇詳細的門級電路設計，它指導後續的佈局佈線步驟。