LVS（Layout vs. Schematic）是集成電路設計中用於驗證版圖和電路原理圖之間一致性的重要步驟。它確保版圖中器件的連接與電路原理圖的連接關係完全一致，從而驗證版圖的正確性。LVS檢查的是版圖網表與電路原理圖網表之間的一致性，確保所畫的版圖器件連接與相應的電路圖連接關係一致。
在集成電路設計流程中，LVS通常與其他驗證步驟如DRC（Design Rule Check）和ERC（Electrical Rule Check）一起使用，以確保設計的正確性和可靠性。DRC檢查版圖中圖形的線寬、間距等是否滿足工藝的最小尺寸要求，而ERC則檢查版圖中是否存在開路、短路、浮點等違反電氣規則的現象。
總結來說，LVS是確保集成電路版圖與原理圖一致性的關鍵驗證步驟，它與其他驗證工具一起，構成了集成電路設計流程中不可或缺的質量控制環節。